Dr. Andy Mackie, Senior Product Manager, Semiconductor and Advanced Assembly Materials, und Sze Pei Lim, Regional Manager, Semiconductor, erörtern, wann der Wechsel von wasserlöslichen zu No-Clean-Flussmitteln erfolgen sollte und welche Faktoren bei dieser Entscheidung eine Rolle spielen.
Andy: Sze Pei, wir haben im Laufe der Jahre mit unseren Kunden über Flip-Chip-Flussmittel gesprochen. Gibt es wirklich eine klare Grenze dafür, wann Kunden von wasserlöslichen auf No-Clean-Flussmittel umsteigen sollten, insbesondere bei den Flussmitteln mit extrem geringen Rückständen?
Sze Pei: Das hängt von vielen Dingen ab und auch vom Design des Gehäuses selbst. Früher hatten wir vielleicht nur einen oder zwei Flip-Chips auf dem System-in-Package, aber jetzt packen wir bis zu 20 Flip-Chips in ein winziges Gehäuse. Die Abstände werden also immer kleiner. Früher waren es Lötpunkte, die groß waren, jetzt sind es Kupfersäulen und sogar Mikrosäulen, so dass der Abstand auf vielleicht 40 Mikrometer, 30 Mikrometer und vielleicht sogar 20 Mikrometer gesunken ist.
Je weiter der Pitch nach unten geht, desto schwieriger wird es für das Wasser mit seiner hohen Oberflächenspannung, wirklich in diese engen Spalten einzudringen und alle Rückstände zu entfernen. Ich würde also sagen, dass der Abstand wahrscheinlich zwischen 40 und 30 Mikrometern liegt.
Und natürlich hängt es auch von der Größe der Matrize ab. Wenn die Matrize klein ist, auch wenn sie eine sehr enge Teilung hat, kann man sie immer noch gut von allen Rückständen befreien. Aber wenn die Matrize groß ist, um die Mitte zu reinigen, machen wir-
Andy Mackie: Sehr schwierig.
Sze Pei Lim:... schwieriger. Also, es kommt wirklich darauf an. Sze Pei Lim: Ja.
Andy Mackie: Okay. Können Sie uns ein wenig über Ihre Arbeit mit den Konsortien und das Roadmapping zur heterogenen Integration erzählen?
Sze Pei Lim: Wir nehmen an einem der Konsortien teil, das von ASM geleitet wird. Wir konzentrieren uns hauptsächlich auf das Fan-Out-Wafer-Level-Packaging und befinden uns jetzt in der zweiten Phase des Projekts, in der wir auch Fan-Out-SiP einbeziehen. Wir haben also ein paar Die - bis zu drei Die - und ein paar Passive für das Fan-out-Wafer-Level-Packaging, entweder auf Wafer-Level oder auf Panel-Level, also für das Fan-out. Wir untersuchen also den gesamten Prozess, vom Wafer über den Chip selbst bis hin zur endgültigen Verpackung. Und dann untersuchen wir auch die Zuverlässigkeit auf der unteren Ebene.
Das haben wir also getan, und wir haben bereits einige Arbeiten veröffentlicht. Ich glaube, mehr als 10 Papiere. Weitere Informationen finden Sie auch auf unserer Website. Wir untersuchen die Herausforderungen des Prozesses und der Materialien. Verzug ist eine große Herausforderung. Deshalb wurden all diese Papiere auf der Grundlage all dieser Herausforderungen geschrieben.
Andy Mackie: Okay.
Sze Pei Lim: Und für den Fahrplan der heterogenen Integration: Ja, ich bin vor allem in den Bereich des Advanced Packaging involviert. Wir befassen uns also mit dem 3D-, dem 2,5-D- und auch dem Wafer-Level-Packaging. Die Roadmap sollte bald veröffentlicht werden - zumindest ein Entwurf davon.
Andy Mackie: Ist das ein bisschen nach hinten verschoben worden?
Sze Pei Lim: Ja, wir wurden schon ein paar Mal rausgeschmissen.
Andy Mackie: Okay, vielen Dank.
Andy Mackie: Wenn Sie mehr erfahren möchten, nehmen Sie bitte Kontakt mit uns auf. Und, Sze Peith, ich danke Ihnen für Ihre Zeit.
Sze Pei Lim: Vielen Dank, Andy.
