Dans un article précédent, j'ai abordé la question des vides importants dans les plans de masse lors de l'assemblage électronique et j'ai évoqué un outil statistique appelé « diagramme d'Ishikawa ». Cet outil permet de cartographier un processus et constitue une excellente aide visuelle pour mettre en évidence les causes potentielles de défauts ainsi que les effets que peuvent avoir les variables du processus. Ce diagramme d'Ishikawa en particulier a montré que la conception des circuits imprimés (PWB) peut avoir une influence considérable sur la formation de vides. Aujourd’hui, je vais approfondir un peu ce sujet et expliquer comment minimiser la formation de vides de soudure sur les grands plans de masse dans l’assemblage électronique en jouant sur les différentes options de conception des circuits imprimés.
La conception des cartes de circuits imprimés (CCI) peut avoir un impact considérable sur la formation de vides dans le BTC. Des vias sont souvent ajoutés dans les plots thermiques de la carte afin de faciliter la dissipation thermique. Parfois, ces vias sont remplis ou enterrés, ce qui a moins d’effet sur la formation de vides. Souvent, le remplissage des vias s’avère trop coûteux et, bien que les vias traversants puissent offrir un canal d’évacuation aux composés volatils du flux, leur taille et leur forme peuvent accroître la formation de vides dans le BTC. Par exemple, nous avons constaté que, dans certains cas où de grands vias traversants sont présents dans les pastilles thermiques de masse, la formation de vides augmente. Dans ce scénario, la pâte à souder présente sur le plot de masse a tendance à s’infiltrer dans le via pendant la refusion. Cela a tendance à aspirer le composant vers le bas, le rapprochant de la carte, ce qui réduit la hauteur de séparation et rend plus difficile le dégazage correct des composés volatils du flux. Ce phénomène est similaire à l’effet de l’épaisseur du pochoir sur la formation de vides dans le BTC, que j’ai abordé dans un précédent article consacré à l’influence de la conception du pochoir sur ce phénomène. Il en résulte généralement une augmentation de la formation de vides dans les BTC.
De nombreux modèles ne comportent pas de vias, et dans ce cas de figure, la taille et la forme du plot, ainsi que le rapport entre le plot de la carte et celui du composant, auraient une influence plus importante sur la formation de vides au niveau du BTC. Ces variables peuvent également avoir un impact sur les plots thermiques comportant des vias. Si le plot thermique de la carte est plus grand que celui du composant, la pâte à souder aura tendance à mieux recouvrir le plot, ce qui pourrait également réduire la distance d'isolation du composant et entraîner une augmentation des vides au niveau du BTC.
Certaines conceptions prévoient l'application d'un masque de soudure sur les pastilles afin de contrôler la distance d'isolation, de réduire la taille de la pastille ou de créer un canal de dégazage. Ces conceptions peuvent contribuer à réduire la formation de vides dans le BTC si elles sont correctement adaptées au composant et à l'application concernés. Derrick Herron, le Dr Yan Liu et le Dr Ning-Cheng Lee ont rédigé un excellent article sur ce sujet, intitulé « QFN Voiding Control Via Solder Mask Patterning on Thermal Pads » (Contrôle des vides dans les QFN grâce à la structuration du masque de soudure sur les pastilles thermiques).
Ne manquez pas mon prochain article, dans lequel j'aborderai l'influence des profils de refusion sur la formation de vides sous les composants à connexion inférieure.
