随着各种互连技术向异质集成方向发展，先进封装技术也在不断发展。为了优化先进封装的产量，需要采用不同的组装工艺，同时还需要开发创新的先进封装材料，以应对系统级封装（SiP）和小型化模块组装工艺所面临的诸多挑战。
先进包装材料面临的挑战
采用密集封装互连器件的更大芯片尺寸，以及与之相关的更紧密间距和更小的凸点，给组装工艺带来了挑战，包括翘曲引起的开放式接缝，以及由于间距紧密而带来的助焊剂残留清除挑战等等。例如，更大更薄的硅芯片和更薄的基板产生的翘曲，以及不对称的凸点设计，都是实现良好封装良率的常见挑战。热压焊接 (TCB)、激光辅助焊接 (LAB) 和无助熔剂甲酸回流焊可用于克服这些挑战（图 1）。TCB 和 LAB 工艺通常会将晶片或基板长时间置于 100-150°C 的加热基座上；如果在粘合工艺中使用了助焊剂，这种情况可能会给硬化的助焊剂残留物的清洁带来挑战。
因此，用于晶片/芯片粘接的新型助焊剂配方和粘接剂应运而生。例如，转向使用半导体级超低残留物（ULR）免清洗倒装芯片助焊剂就是克服这些挑战的解决方案之一，因为焊接过程后留下的助焊剂残留物极少（低于 10%，低至 1%）。ULR 涨潮已被用来消除腐蚀风险，同时提供足够的润湿性和粘性，以形成良好的连接，而无需清洁，因为最小的涨潮残留物与后续过程中使用的底部填充或成型材料兼容。
对于不使用助焊剂的甲酸回流焊（"无助焊剂"），在加工过程中使用粘性或粘合剂来固定模具，这种粘性剂不应留下任何与后续加工不兼容的残留物。
对于扇出式晶圆级封装（FOWLP），通常需要采用球附着工艺来形成互连凸点。除了上述翘曲问题和助焊剂去除工艺的有效性之外，与聚酰亚胺、BCB 和 PBO 等新型介电聚合物涂层的兼容性也是另一个值得关注的问题。由于不同材料在温度影响下不相容，电介质层上的分层和残留物是一些常见问题。在对不同温度下助焊剂材料与介电层之间的相互作用进行深入研究后，开发出了与新型介电聚合物涂层兼容的新型助焊剂材料。
SiP 面临的挑战
为高密度 SiP 应用沉积焊膏已变得非常具有挑战性。为了应对用于 SiP 和异质集成的半导体封装的微型化和功能致密化，我们开发出了用于超细间距印刷的全面焊膏产品组合，采用了从 6 型到 8 型的精细粉末（图 2），克服了由于精细粉末表面积大而带来的氧化难题。对于小至 100 微米或更小的精细焊膏应用，精细焊料合金粉末的质量、助焊剂配方和焊膏流变学是实现焊膏沉积一致性和良好焊接性能的关键。这些重要特性有助于减少空洞和坍塌，并具有稳定的印刷性能，将卓越的润湿性能与出色的钢网印刷转移效率相结合，以满足最广泛的工艺要求。对于某些无法印刷锡膏的包装设计，也可使用微点涂或精密喷射作为替代，可实现小至 80 微米特征尺寸的稳定沉积。
新型焊料的开发也是实现异质集成的关键因素。当不同的回流焊周期需要不同层次的焊料时，SiP 可能需要不同熔化温度的合金。此外，较低熔化温度的焊料可以更好地控制翘曲，特别是对于薄芯片/基板，还可以最大限度地减少热敏感元件的热暴露。此外，还为汽车模块和其他要求苛刻的应用开发了可靠性更高的合金。
电力电子与热管理
我们已开发出一系列用于功率电子器件的材料解决方案，包括用于大功率器件（如氮化镓）的低 Alpha 高铅焊膏（可降低漏电流），以及使用混合焊粉技术作为高温无铅替代品的 Durafuse™ HT（专利申请中），其粘接剪切强度、热循环可靠性和热导率均优于（或至少与）高铅，同时使用与当前高铅焊接工艺类似的焊接工艺。
银和铜烧结浆料配方的开发为电力电子产品的芯片连接、封装连接和类似应用提供了解决方案（图 3），其性能（包括粘接剪切强度和热导率）显著增强。高金属负载材料的设计目的是在烧结过程后将有机残留物降至最低，在不同的表面光洁度（如银、铜和金）上进行无压烧结和加压烧结时，烧结速度快，接合强度高。预干燥和压力辅助烧结工艺可实现低空隙和低孔隙率。
随着半导体器件功率密度的增加和结温的升高，为应对热管理挑战，多年来已开发出多种导热系数和形式的热界面材料（TIM）解决方案。金属 TIM 越来越多地被用于要求苛刻的应用中，包括铟基 TIM 和镓基 TIM。值得注意的是，镓基液态金属 TIM 因其与各种表面的良好润湿性能和消除 "泄漏 "的前景，为热管理开辟了新的可能性。
